Verabschieden Sie sich von Funklöchern: Erzielen Sie eine 5G-ähnliche Abdeckung im ganzen Haus mithilfe der vorhandenen elektrischen Verkabelung

^{31. Oktober 2025 — Angesichts der raschen Entwicklung intelligenter Stromnetze und des industriellen Internets der Dinge erlebt die Powerline-Communication-Technologie einen revolutionären Durchbruch. Die neu eingeführte Single-Chip-Lösung CY8CPLC10-28PVXI definiert mit ihrer außergewöhnlichen Integration und robusten Kommunikationsleistung die technischen Grenzen der Powerline-Communication neu.}

 

 

I. Core-Chip-Architektur

 

 

^{Der CY8CPLC10-28PVXI verwendet eine fortschrittliche Mixed-Signal-Architektur, die die gesamte Powerline-Communication-Funktionalität in einem einzigen Chip integriert. Seine Kernmerkmale umfassen:}

 

^{Programmierbares analoges Front-End}

^{Integrierter Hochleistungs-Leitungstreiber, der einen weiten Spannungsausgangsbereich unterstützt}

^{Programmierbarer Verstärker, der sich an unterschiedliche Signalstärkeanforderungen anpasst}

^{Eingebautes adaptives Impedanzanpassungsnetzwerk zur Optimierung der Energieübertragungseffizienz}

 

^{Digitaler Signalverarbeitungskern}

^{32-Bit-ARM-Cortex-M0-Prozessor, der leistungsstarke Rechenfähigkeiten liefert}

^{Dedizierte digitale Filter, die eine präzise Signalverarbeitung ermöglichen}

^{Hardware-Beschleuniger zur Steigerung der Effizienz der Kommunikationsprotokollverarbeitung}

 

^{Kommunikationsprotokoll-Stack}

^{Unterstützt internationale Standardprotokolle, einschließlich G3-PLC und PRIME}

^{Anpassbare Kommunikationsparameter zur Einhaltung regionaler Vorschriften}

^{Integriertes erweitertes Verschlüsselungsmodul zur Gewährleistung der Datensicherheit}

 

 

 

II. Systemanalyse des Powerline-Communication-Chips

 

 

 

^{Systemarchitekturübersicht
Dieser Chip liefert eine komplette Powerline-Communication-Lösung, die eine zuverlässige Datenübertragung über Stromleitungen durch eine hochintegrierte Architektur ermöglicht. Das System verwendet ein geschichtetes Design und bildet eine vollständige Kommunikationsverbindung von der Host-Schnittstelle bis zur physikalischen Schichtkopplung.}

 

 

 

 

 

^{Kernlogikarchitektur}

^{Host-Steuerungsebene}

^{Das Host-System dient als intelligenter Steuerkern und ist für die Anwendungslogik und die Protokollverarbeitung zuständig}

^{Flexible Gerätekonnektivität durch PSoC/externe E/A-Schnittstellen}

^{Die Anwendungsschaltungsebene führt spezifische Funktionsimplementierungen und Peripherieerweiterungen durch}

 

^{Kommunikationsprotokoll-Stack}

^{Powerline-Netzwerkprotokollschicht: Handhabt Datenkapselung, Routing und Netzwerkverwaltung}

^{Powerline-FSK-Modem-PHY: Bietet Kommunikationsfähigkeit auf der physikalischen Schicht}

^{Frequenzumtastung (FSK)-Modulation: Gewährleistet eine zuverlässige Übertragung in störungsanfälligen Umgebungen}

 

^{Design der physikalischen Schnittstelle}

^{AC/DC-Powerline-Kopplungsschaltung: Passt sich an weite Spannungsbereiche an}

^{Unterstützt 110V-240V AC-Stromnetze}

^{Kompatibel mit 12V-24V AC/DC-Systemen}

^{Dediziertes Kopplungsnetzwerk: Ermöglicht eine effiziente Signaleinspeisung und -extraktion}

 

^{Tiefe Erweiterung der Anwendungsszenarien}

^{Intelligente Lichtsteuerung}

^{Ermöglicht die zentrale Überwachung von Wohn- und Gewerbebeleuchtungssystemen}

^{Unterstützt erweiterte Funktionen wie Dimmen und Szenenmodi}

^{Vereinfacht die Verdrahtungsarchitektur durch Powerline-Communication}

 

^{Heimautomatisierungsnetzwerk}

^{Etabliert ein Powerline-basiertes Kommunikations-Backbone für intelligente Geräte}

^{Verbindet Subsysteme wie Geräte, Sicherheit und Umweltkontrollen}

^{Eliminiert dedizierte Kommunikationsverkabelung und reduziert so die Installationskosten}

 

^{Automatisches Zählerauslesesystem}

^{Bietet zuverlässige Datenkanäle für Wasser-, Strom- und Gaszähler}

^{Unterstützt die geplante Datenerfassung und die Fernumschaltung von Tarifen}

^{Erfüllt Echtzeitanforderungen für das Energiemanagement}

 

^{Industrielle Steuerung und Identifizierung}

^{Ermöglicht die Überwachung des Gerätestatus in industriellen Umgebungen}

^{Unterstützt die koordinierte Steuerung von Produktionsliniengeräten}

^{Bietet ein Kommunikations-Backbone für digitale Identifikationssysteme}

 

^{Intelligentes Energiemanagement}

^{Erzielt die koordinierte Steuerung von dezentralen Energieanlagen}

^{Unterstützt die Lastüberwachung und die Optimierung des Stromverbrauchs}

^{Bietet eine Kommunikationsinfrastruktur für Microgrid-Systeme}

 

^{Technische Vorteile im Überblick}

^{Starke Kompatibilität}

^{Passt sich an globale Mainstream-Netzstandardspannungen an}

^{Unterstützt hybride AC/DC-Stromversorgungsumgebungen}

^{Verfügt über eine ausgezeichnete Netzimpedanzanpassungsfähigkeit}

 

^{Zuverlässige Kommunikationsleistung}

^{FSK-Modulationstechnologie bietet überlegene Störfestigkeit}

^{Adaptive Signalverarbeitung wirkt Netzstörungen entgegen}

^{Stabile physikalische Schicht gewährleistet die Datenübertragungsintegrität}

 

^{Vereinfachtes Systemdesign}

^{Der komplette Protokoll-Stack reduziert die Entwicklungskomplexität}

^{Standardschnittstellen beschleunigen die Markteinführungszeit des Produkts}

^{Modulares Design erleichtert die Funktionserweiterung}

 

^{Diese Chip-Lösung bietet eine wirtschaftliche und zuverlässige Powerline-Communication-Option für verschiedene Bereiche durch ihre innovative Systemarchitektur und umfassende Funktionsintegration und verkörpert voll und ganz das Kern-IoT-Konzept der "allgegenwärtigen Konnektivität".}

 

 

 

III. Eingehende Analyse der FSK-Modem-Physical-Layer

 

 

^{Architekturübersicht
Dieser Chip verwendet eine klassische FSK-Modem-Architektur und baut eine komplette Powerline-Communication-Physical-Layer-Lösung auf, die Halbduplex-Datenkommunikation mit bis zu 2400 bps unterstützt.}

 

 

 

 

^{Design des Übertragungspfads}

^{Digitale Verarbeitung Frontend}

^{Akzeptiert direkten digitalen Signaleingang für Logik "1" und "0"}

^{Integrierte dedizierte Übertragungslogik für die Datenrahmenformatierung}

^{Programmierbare Zeitsteuerung gewährleistet die Signalintegrität}

 

^{Modulationskerneinheit}

^{Lokaler Oszillator erzeugt präzise Trägerfrequenzen}

^{Modulator wandelt digitale Signale in FSK-Wellenformen um}

^{Unterstützt die programmierbare Frequenzverschiebungseinstellung für unterschiedliche Kanalbedingungen}

^{Quellwellen- und FSK-Shaper optimieren die spektralen Ausgangsmerkmale}

 

^{Analoge Ausgangsstufe}

^{Programmierbarer Gradientenverstärker bietet flexible Ausgangsleistungsregelung}

^{Die Treiberstufe optimiert die Impedanzanpassung, um eine effiziente Energieübertragung zu gewährleisten}

^{Ausgangsfilter unterdrückt unerwünschte Strahlung außerhalb des Bandes}

 

^{Wichtige technische Merkmale}

^{Flexibles Frequenzmanagement}

^{Lokaler Oszillator unterstützt programmierbare Frequenzeinstellungen}

^{Präzise Frequenzverschiebungskontrolle gewährleistet die Kommunikationsqualität}

^{Passt sich den Frequenzregelungsanforderungen in verschiedenen Regionen an}

 

^{Intelligente Verstärkungsregelung}

^{Programmierbare Sendeleistungsanpassung}

^{Automatische Verstärkungsoptimierung im Empfangskanal}

^{Dynamikbereich von über 60 dB}

 

^{Anti-Interferenz-Design}

^{Mehrstufige Filterarchitektur unterdrückt Nachbarkanalstörungen}

^{Korrelationsdetektionstechnologie verbessert das Signal-Rausch-Verhältnis}

^{Adaptive Entzerrung kompensiert Kanalverzerrungen}

 

^{Systemintegrationsvorteile}

^{Vereinfachte Peripherieschaltung}

^{Direkte Kopplungsschaltung reduziert externe Komponenten}

^{Single-Stromversorgungsarchitektur senkt die Designkomplexität}

^{Standardschnittstelle erleichtert die Systemintegration}

 

^{Zuverlässige Kommunikationsleistung}

^{Robuste Fehlererkennungs- und -korrekturmechanismen}

^{Adaptive Ratenanpassung reagiert auf Kanalvariationen}

^{Stabile Zeitsteuerung gewährleistet die Datensynchronisation}

 

^{Anpassungsfähigkeit der Anwendung}

^{Unterstützt mehrere Powerline-Netzwerkprotokolle}

^{Programmierbare Parameter passen sich an verschiedene Anwendungsszenarien an}

^{Umfassende Diagnose- und Statusüberwachungsfunktionen}

 

^{Dieser FSK-Modem-PHY erreicht durch sein hochintegriertes Mixed-Signal-Design eine zuverlässige Datenübertragung in der anspruchsvollen Kommunikationsumgebung von Stromleitungen und bietet eine solide Grundlage für verschiedene Powerline-Communication-Anwendungen. Sein exzellentes Design gleicht Leistung, Kosten und Stromverbrauch aus und demonstriert einen hervorragenden technischen Implementierungswert}.

 

 

 

IV. Eingehende Analyse der internen Architektur

 

 

^{Gesamtarchitekturübersicht
Dieser Chip verwendet ein Dual-Core-Architekturdesign und integriert einen kompletten Powerline-Communication-Physical-Layer und einen Netzwerkprotokoll-Stack. Durch ein hochintegriertes Mixed-Signal-Design liefert er eine Single-Chip-Powerline-Communication-Lösung.}

 

 

 

 

^{Kernfunktionsmodule}

^{Dual-Kommunikationsverarbeitungs-Engines}

^{Powerline-Modem-PHY: Handhabt die Signalverarbeitung auf der physikalischen Schicht}

^{Powerline-Netzwerkprotokoll: Verwaltet die Kommunikationsprotokolle der Datenverbindungsschicht}

^{Dual-Engine-Zusammenarbeit: Liefert End-to-End-Verarbeitungsfähigkeit von physikalischen Signalen bis zu Datenrahmen}

 

^{Prozessor- und Speichersystem}

^{Hauptprozessor: Koordiniert den Betrieb der Funktionsmodule}

^{Speicher-Array: Bietet Programmausführung und Datencaching-Speicher}

^{EEPROM: Speichert Gerätekonfiguration und Netzwerkparameter}

^{Unterstützt die externe Adresskonfiguration (LOG_ADDR[2:0])}

 

^Taktsystem

^{32,768-MHz-Quarzoszillator: Liefert präzise Zeitreferenz}

^{Externer 24-MHz-Takt: Unterstützt Hochgeschwindigkeits-Rechenanforderungen}

^{FSK-Master-Takt: Dedizierte Zeitquelle für das Modem}

^{Multi-Takt-Domain-Design: Optimiert den Stromverbrauch und die Leistung}

 

^{Schnittstellen- und Peripheriekonfiguration}

^{Host-Kommunikationsschnittstelle}

^{I2C-Schnittstelle (SCL, SDA): Ermöglicht den Hochgeschwindigkeitsdatenaustausch mit Host-Systemen}

^{Status- und Interrupt-Signale: Bietet Echtzeit-Feedback zum Chip-Betriebsstatus}

^{Unterstützt die I2C-Adresskonfiguration (I2C_ADDR): Erleichtert die Systemerweiterung}

 

^FSK-Modem

^{FSK-Modulator: Wandelt digitale Signale in FSK-Analogsignale um}

^{FSK-Demodulator: Extrahiert gültige digitale Signale aus Rauschen}

^{RX-Puffer: Optimiert die Effizienz der Datenflussverarbeitung}

^{Eingangs-/Ausgangsports (FSK_IN, FSK_OUT): Direkte Schnittstelle mit Kopplungsschaltungen}

 

^{Systemintegrationsmerkmale}

^{Flexible Taktkonfiguration}

^{Unterstützt zwei Modi: Quarzoszillator und externer Takt}

^{Unabhängige FSK-Modem-Taktdomäne}

^{Programmierbare Taktverwaltung optimiert den Systemstromverbrauch}

 

^{Vollständige Protokollunterstützung}

^{Integrierter, für Powerline-Communication spezifischer Protokoll-Stack}

^{Unterstützt Multi-Host-Netzwerkarchitektur}

^{Zuverlässige Kollisionserkennungs- und Wiederholungsmechanismen}

 

^{Anwendungsdesign-Vorteile}

^{Vereinfachte Peripherieschaltung}

^{Single-Chip-Implementierung der kompletten Powerline-Communication-Funktionalität}

^{Minimierte Anforderungen an externe Komponenten}

^{Reduzierte Systemdesign- und Produktionskosten}

 

^{Leistungsstarke Verarbeitungsfähigkeit}

^{Dedizierter Prozessor, optimiert für die Verarbeitung von Kommunikationsprotokollen}

^{Großkapazitätsspeicher unterstützt komplexe Anwendungsszenarien}

^{Flexible Host-Schnittstelle passt sich an unterschiedliche Systemanforderungen an}

 

^{Stabile und zuverlässige Kommunikation}

^{Robustes Taktsystem gewährleistet die Zeitpräzision}

^{Umfassende Modemarchitektur garantiert die Signalqualität}

^{Mehrschichtiger Protokoll-Stack ermöglicht eine zuverlässige Datenübertragung}

 

^{Dieser Chip erreicht durch innovatives Architekturdesign ein optimales Gleichgewicht zwischen Leistung, Integration und Kosten und bietet eine ideale Lösung für Powerline-Communication-Anwendungen und demonstriert voll und ganz die technische Raffinesse des modernen Mixed-Signal-Chip-Designs.}

 

 

 

V. Detaillierte Analyse des 28-Pin-SSOP-Gehäuses

 

 

 

^{Stromversorgungs-Pins}

^{VDD (Pin 28): Haupteingang der Stromversorgung für Chipkern und E/A-Schaltungen}

^{VSS (Pin 14): Digitale Masse, primäre Masseverbindung für den Chip}

^{AGND (Pin 22): Analoge Masse, gewährleistet die Integrität analoger Signale}

 

^{FSK-Modem-Schnittstelle}

^{FSK_OUT (Pin 3): FSK-modulierter Signalausgang, verbunden mit der Powerline-Kopplungsschaltung}

^{FSK_IN (Pin 27): FSK-demodulierter Signaleingang, empfängt Signale von der Stromleitung}

^{RXCOMP_IN (Pin 21)/RXCOMP_OUT (Pin 20): Empfangskompensationsnetzwerkschnittstelle, optimiert die Empfangsleistung}

 

^{Host-Kommunikationsschnittstelle}

^{I2C_SCL (Pin 10): I2C-Serientaktleitung, synchronisiert mit dem Host-Controller}

^{I2C_SDA (Pin 11): I2C-Seriendatenleitung, bidirektionale Datenübertragung}

^{HOST_INT (Pin 23): Host-Interrupt-Ausgang, benachrichtigt den Host über kritische Ereignisse}

 

 

^{Systemkonfiguration und -steuerung}

^{I2C_ADDR (Pin 26): I2C-Slave-Geräteadressauswahl}

^{LOG_ADDR_0～LOG_ADDR_2 (Pins 6-8): Logische Adresskonfiguration, die die Netzwerkgeräteidentifizierung unterstützt}

^{RESET (Pin 18): System-Reset-Eingang, aktiv niedrig}

 

^{Taktsystem-Pins}

^{XTAL_IN (Pin 13)/XTAL_OUT (Pin 15): 32,768-MHz-Quarzoszillator-Schnittstelle}

^{EXTCLK (Pin 17): Externer 24-MHz-Takteingang optional}

^{CLKSEL (Pin 4): Taktquellenauswahlsteuerung}

^{XTAL_STABILITY (Pin 12): Überwachung der Quarzstabilität}

 

^{Statusanzeige und Funktionssteuerung}

^{RX_LED (Pin 1): Empfangsstatusanzeige-Ansteuerung}

^{TX_LED (Pin 16): Sende-Statusanzeige-Ansteuerung}

^{BIU_LED (Pin 18): Busaktivitätsanzeige-Ansteuerung}

^{TX_SHUTDOWN (Pin 5): Sender-Abschaltsteuerung für das Energiemanagement}

 

^{Reservierte Pins
RSVD (Pins 2, 9, 24, 25): Reservierte Pins, es wird empfohlen, diese unverbunden zu lassen oder gemäß den Datenblattspezifikationen zu behandeln.}

 

^{Merkmale des Pin-Layouts}

^{Analoge und digitale Signal-Pins sind isoliert, um Störungen zu minimieren}

^{Stromversorgungs- und Masse-Pins sind sinnvoll verteilt, um eine stabile Stromversorgung zu gewährleisten}

^{Funktionell verwandte Pins sind für ein komfortables PCB-Routing gruppiert}

^{Reservierte Pins lassen Platz für zukünftige Funktionserweiterungen}

 

^{Wichtige Punkte für die Designanwendung
Dieses Gehäusedesign berücksichtigt voll und ganz die besonderen Anforderungen von Powerline-Communication-Anwendungen und erreicht durch sorgfältige Pin-Planung:}

 

• ^{Klares Signalzonen-Layout}
• ^{Komfortable Systemintegrationsschnittstellen}
• ^{Flexible Netzwerkkonfigurationsfähigkeit}
• ^{Umfassende Diagnoseüberwachungsunterstützung}

^{Das 28-Pin-SSOP-Gehäuse bietet die volle Systemfunktionalität auf begrenztem Raum und demonstriert die optimierte Designphilosophie hochintegrierter Chips.}

 

 

 

 

VI. Detaillierte Analyse der Bus-Timing-Spezifikationen

 

 

 

^{Definitionen der Timing-Parameter}

 

^{Anforderungen an die Bus-Leerlaufzeit}

^{T_BUF (Bus Free Time): ≥500μs}

^{Definiert das Mindestintervall zwischen STOP-Bedingung und neuer START-Bedingung}

^{Gewährleistet die vollständige Buswiederherstellung, um Signalkonflikte zu vermeiden}

^{Bietet ausreichend Vorbereitungszeit für Geräte}

 

 

^{Eigenschaften der Rauschunterdrückung}

^{T_SPI2C (Spike Suppression): 0-50ns}

^{Eingangsfilter unterdrückt effektiv Schmalimpulsstörungen}

^{Erhöht die Störfestigkeit in rauen Industrieumgebungen}

^{Gewährleistet die Signalintegrität}

 

^{Wiederholte START-Bedingung}

^{Keine STOP-Bedingung zwischen zwei START-Bedingungen}

^{Behält die Bussteuerung bei, während die Übertragungsrichtung geändert wird}

^{Verbessert die Datenübertragungseffizienz}

 

 

 

^{STOP-Bedingungs-Timing}

^{SDA-Leitung wechselt von niedrig nach hoch, während SCL hoch bleibt}

^{Gibt die Bussteuerung frei}

^{Beendet die aktuelle Kommunikationssitzung}

 

^{Anforderungen an Setup- und Haltezeit}

^{T_su:DATA (Data Setup Time): Zeit, in der die Daten vor der steigenden SCL-Flanke stabil bleiben müssen}

^{T_h:DATA (Data Hold Time): Zeit, in der die Daten nach der steigenden SCL-Flanke stabil bleiben müssen}

^{Gewährleistet eine zuverlässige Datenabtastung}

 

^{Praktische Anwendungsrichtlinien}

^{Wesentliche Elemente des Systemdesigns}

^{Der Master-Controller muss die Anforderung von 500μs Bus-Freizeit erfüllen}

^{Behalten Sie die Signalintegrität während des Routings bei, indem Sie Klingeln und Reflexionen kontrollieren}

^{Verwenden Sie die integrierte Filterung, um Umgebungsrauschen zu widerstehen}

 

^{Empfehlungen zur Leistungsoptimierung}

^{Planen Sie die Kommunikationsfrequenz angemessen, um Effizienz und Stabilität in Einklang zu bringen}

^{Reduzieren Sie die Kommunikationsrate für Langstreckenübertragungen angemessen}

^{Nutzen Sie wiederholte START-Bedingungen voll aus, um Mehrbyte-Übertragungen zu optimieren}

 

^{Prioritäten bei der Fehlerbehebung}

^{Überprüfen Sie, ob die Bus-Freizeit den Anforderungen entspricht}

^{Überprüfen Sie die Qualität der Signalflanken, um Störungen zu vermeiden}

^{Bestätigen Sie, dass die Setup- und Haltezeiten den Spezifikationen entsprechen}

 

 

^{Diese Timing-Spezifikation gewährleistet eine zuverlässige Kommunikation für den CY8CPLC10-28PVXI in industriellen Umgebungen und bietet Designern klare Richtlinien für die Schnittstellenkonstruktion.}

 

 

 

VII. Detaillierte Erläuterung der Abmessungen des 28-Pin-SSOP-Gehäuses

 

 

 

^{Gesamtspezifikationen des Gehäuses}

^{Gehäusetyp: 28-Pin-SSOP (Shrink Small Outline Package)}

^{Gehäusecode: O28.21}

^{Pin-Abstand: 0,65 mm BSC (Basic Spacing)}

^{Gehäusebreite: 7,50-8,10 mm}

 

^{Wichtige Maßparameter}

^{Außenabmessungen}

^{Gesamtlänge: 10,00-10,40 mm}

^{Gehäusedicke: 2,00 mm (maximal)}

^{Lead Span: Entspricht den Standardspezifikationen des SSOP-Gehäuses}

 

 

 

 

 

 

^{Details der Pin-Struktur}

^{Pin-Breite: 0,21-0,38 mm}

^{Pin-Länge: 1,25 mm (Referenzwert)}

^{Pin-Dicke: 0,55-0,95 mm}

^{Pin-Überstandslänge: 0,55-0,95 mm}

 

^{Mechanische Eigenschaften}

^{Sitzebene: Bietet eine Referenzoberfläche für die SMT-Montage}

^{Lead Angle: 0°-8° (gewährleistet die Lötzuverlässigkeit)}

^{Gehäuseenden: Kreisförmige Lead-Durchmesser-Identifizierung}

 

^{Anforderungen an den Herstellungsprozess}

^{Lead-Koplanarität: ≤0,1 mm (gewährleistet die Lötqualität)}

^{Gehäuseoberfläche: Standard-Kunststoffmaterial}

^{Pin-Identifizierung: Klare Positionsmarkierung}

 

^{Thermische Charakteristikparameter}

^{Thermischer Widerstand des Gehäuses: ΘJA = Ergänzung erforderlich}

^{Thermische Kapazität des Gehäuses: Typischer Wert ist zu ergänzen}

^{Quarz-Pin-Kapazität: Spezifischer Wert erfordert die Bezugnahme auf das Datenblatt}

 

^{Empfehlungen für das PCB-Design}

^{Pad-Design: Es wird empfohlen, Standard-Pads mit einem Abstand von 0,65 mm zu verwenden}

^{Lötstoppmaske: NSMD (Non-Solder Mask Defined) Typ empfohlen}

^{Schablonenöffnung: Optimieren Sie das Design entsprechend den Pin-Abmessungen}

 

^{Anwendungsüberlegungen}

^{Hohe Platzierungsgenauigkeit erforderlich, optische Ausrichtung empfohlen}

^{Das Reflow-Temperaturprofil sollte an die Anforderungen des Kunststoffgehäuses angepasst werden}

^{Nach dem Löten wird eine Röntgeninspektion empfohlen, um die Lead-Koplanarität sicherzustellen}

 

^{Dieses Gehäuseabmessungsdesign berücksichtigt voll und ganz die Anforderungen an die Hochdichteinstallation und erreicht ein rationelles Layout von 28 Pins auf begrenztem Raum und bietet eine ideale Gehäuselösung für kompakte Powerline-Communication-Geräte.}