Analisis Bagaimana FX604D4 Mencapai Transmisi Data yang Andal di Lingkungan yang Bising

^{November 25, 2025 — Dengan latar belakang integrasi mendalam antara otomasi industri dan teknologi IoT, peralatan lapangan semakin menuntut kompatibilitas protokol komunikasi dan kemampuan adaptasi lingkungan. Chip modem pintar multi-mode FX604D4, dengan arsitektur unik yang dapat diprogram dan kemampuan pemrosesan lapisan fisik yang kuat, muncul sebagai kunci yang memungkinkan untuk mencapai komunikasi "satu chip multi-mode" di perangkat industri. Ini memberikan solusi inovatif untuk konektivitas data yang andal dalam skenario industri yang kompleks.}

 

 

I. Pemosisian Chip: Mesin Lapisan Fisik Komunikasi Industri yang Dapat Dikonfigurasi Ulang

 

^{FX604D4 adalah sistem-on-chip modem terintegrasi yang dirancang untuk lingkungan industri yang menuntut. Filosofi desain intinya terletak pada pengintegrasian kemampuan pemrosesan lapisan fisik dari beberapa protokol komunikasi ke dalam satu chip melalui arsitektur yang dapat diprogram perangkat keras. Hal ini tidak hanya mengatasi masalah fragmentasi perangkat keras yang disebabkan oleh perbedaan protokol dalam solusi tradisional tetapi juga memberikan fleksibilitas teknis kepada produsen peralatan untuk beradaptasi dengan evolusi protokol di masa depan.}

 

^{Analisis Mendalam Teknologi Inti: Modulasi dan Demodulasi Multi-mode Adaptif
Kemampuan chip yang menonjol terletak pada mesin modem yang dapat dikonfigurasi di lapangan, yang secara dinamis dapat beradaptasi dengan standar komunikasi dan kondisi saluran yang berbeda.}

 

^{1. Peralihan Skema Modulasi Dinamis}

^{Mendukung FSK (Frequency Shift Keying), PSK (Phase Shift Keying), dan bentuk gelombang modulasi digital khusus, dapat dikonfigurasi untuk memenuhi beragam kebutuhan laju mulai dari jaringan sensor kecepatan rendah hingga bus kontrol kecepatan menengah.}

^{Dilengkapi dengan unit equalizer adaptif dan estimasi saluran yang mampu menganalisis saluran secara real-time dan menyesuaikan parameter penerima, secara signifikan meningkatkan ketahanan komunikasi di lingkungan industri yang bising secara elektrik (misalnya, di dekat konverter frekuensi).}

 

^{2. Prosesor Protokol yang Dapat Diprogram}

^{Mengintegrasikan mikro-kernel pemrosesan protokol khusus yang dapat memuat gambar firmware protokol komunikasi yang berbeda. Hal ini memungkinkan perangkat keras yang sama untuk menjalankan fungsi tingkat rendah seperti pengenalan pembukaan, enkapsulasi bingkai, dan pembuatan checksum untuk protokol seperti Modbus melalui Serial, DF1, atau protokol industri khusus lainnya.}

^{Mekanisme bangun dan pemantauan cerdas mendukung deteksi aktivitas bus dengan konsumsi daya yang sangat rendah, sehingga sangat cocok untuk node pemantauan jarak jauh bertenaga baterai.}

 

 

II. Diagram Blok Fungsional dan Deskripsi Pin

 

 

^{Arsitektur Keseluruhan
FX604D4 adalah chip modem terintegrasi yang mendukung standar V.23, cocok untuk transmisi data berkecepatan rendah (seperti faks awal, modem dial-up, dan tautan data nirkabel). Desain internalnya mengintegrasikan fungsionalitas modem lengkap, termasuk:}

 

^{Sistem Jam (Osilator Kristal dan Pembagi Frekuensi)}

^{Modulator (Modulasi FSK)}

^{Demodulator (Demodulasi FSK)}

^{Deteksi Energi (untuk Deteksi Sinyal Penerimaan)}

^{Logika Kontrol Mode (Mendukung Mode Pengoperasian Berbeda)}

^{Pengaturan Waktu Data dan Sirkuit Pengaturan Ulang}

 

^{Analisis Modul Fungsional Inti}

^{1. Sistem Jam}

^{XTAL/JAM: Osilator kristal eksternal atau input jam}

^{XTALN: Output terbalik osilator kristal untuk menghubungkan kristal eksternal}

^{Termasuk pembagi jam internal untuk menyediakan sinyal jam yang diperlukan untuk sistem}

 

^{2. Modulasi dan Demodulasi}

^{Modulator FSK: Mengubah sinyal digital (TXD) menjadi sinyal analog FSK (TXOP+)}

^{Demodulator FSK: Mendemodulasi sinyal FSK yang diterima (RXIN/RXFB) menjadi sinyal digital (RXD)}

^{Kompatibel dengan V.23: Mendukung kecepatan standar seperti 1200/75 bps atau 1200/1200 bps}

 

^{3. Terima Saluran}

^{RXIN: Menerima masukan sinyal}

^{RXFB: Menerima umpan balik (kemungkinan digunakan untuk kontrol penguatan otomatis atau pengkondisian sinyal)}

^{Modul Deteksi Energi: Mendeteksi keberadaan sinyal penerimaan dan mengontrol status penerimaan}

 

^{4. Saluran Transmisi}

^{TXOP+: Output sinyal analog termodulasi.}

 

 

 

^{5. Kontrol dan Antarmuka}

^{M1, M0: Pin pemilihan mode yang digunakan untuk mengkonfigurasi mode operasi (misalnya, mengirim, menerima, menguji).}

^{CLK, RDYN: Jam dan sinyal siap untuk sinkronisasi data.}

^{RXD, TXD: Menerima dan mengirimkan jalur data (antarmuka digital).}

 

^{6. Kekuasaan dan Bias}

^{VDD: Catu daya positif}

^{VSS: Tanah}

^{VBIAS, YBIAS: Tegangan bias untuk pengoperasian sirkuit analog internal yang stabil}

 

 

^{Alur Kerja Khas}

^{1.Inisialisasi: Osilator kristal eksternal menyediakan sinyal jam; chip menyala dan mengkonfigurasi modenya (melalui M1/M0).}

 

^{2. Modus Transmisi:}

^{Data digital dimasukkan melalui TXD.}

^{Setelah modulasi FSK, sinyal analog dikeluarkan dari TXOP+.}

 

^{3. Mode Penerimaan:}

^{Sinyal analog adalah input dari RXIN.}

^{Modul Deteksi Energi menentukan keberadaan sinyal.}

^{Demodulator FSK mendemodulasi sinyal menjadi format digital, yang kemudian dikeluarkan dari RXD.}

 

^{4. Waktu Data:}

^{Sinkronisasi dan pengaturan waktu pengiriman dan penerimaan data dicapai melalui CLK dan RDYN.}

 

^{Skenario Aplikasi:}

^{V.23 Modem Standar (misalnya, mesin faks awal, terminal data telepon)}

^{Modul Transmisi Data Nirkabel (modulasi dan demodulasi FSK)}

^{Pemantauan Jarak Jauh Industri dan Akuisisi Data}

^{Komunikasi Berkecepatan Rendah yang Andal dalam Sistem Tertanam}

 

^{Tip Desain:}

^{Osilator kristal eksternal diperlukan (terhubung antara XTAL/CLOCK dan XTALN).}

^{Antarmuka sinyal analog (TXOP+, RXIN) mungkin memerlukan pemfilteran eksternal dan jaringan pencocokan.}

^{Pin mode (M1, M0) harus dikonfigurasi sesuai dengan kebutuhan sistem.}

^{Pastikan stabilitas daya dan tegangan bias untuk menghindari gangguan kebisingan di bagian analog.}

 

 

 

AKU AKU AKU. Diagram Sirkuit Eksternal yang Direkomendasikan untuk Aplikasi Khas

 

 

^{Struktur Sirkuit Keseluruhan
Diagram ini menggambarkan rangkaian periferal lengkap FX604D4 dalam aplikasi praktis, antara lain:}

 

^{Rangkaian Jam (Osilator Kristal dan Kapasitor Beban)}

^{Sirkuit Daya dan Bias}

^{Menerima Jaringan Pengkondisian Sinyal}

^{Mengirimkan Antarmuka Keluaran}

^{Kontrol dan Antarmuka Data (terhubung ke mikrokontroler)}

 

^{Analisis Setiap Rangkaian Modul}

^{1. Rangkaian Jam (3,579545 MHz)}

^{X1: kristal 3,579545 MHz (frekuensi subcarrier warna NTSC, tersedia luas)}

^{C1, C2: kapasitor beban 18 pF untuk pencocokan osilasi kristal}

^{Catatan: Jika sumber jam eksternal digunakan, jam dapat langsung dimasukkan ke pin XTAL/CLOCK, dalam hal ini C1, C2, dan X1 dapat dihilangkan.}

 

^{2. Catu Daya dan Decoupling
Antara VDD dan VSS:}

^{C3, C4: kapasitor decoupling 0,1 µF untuk menyaring kebisingan frekuensi tinggi}

^{VBIAS: Terhubung ke ground melalui resistor R8 untuk mengatur titik bias internal}

 

^{3. Menerima Rangkaian Pengkondisian Saluran}

^{RXIN: Menerima input sinyal, dihubungkan melalui pembagi tegangan/jaringan pencocokan yang dibentuk oleh R1, R3, R4, R5.}

^{RXFB: Menerima umpan balik, terhubung ke ground melalui R2, digunakan untuk AGC internal atau pengkondisian sinyal.}

^{RXEQ: Menerima kontrol pemerataan; intensitas pemerataan diatur melalui R7.}

 

 

 

 

 

^{4. Mengirimkan Antarmuka Keluaran}

^{TXOP: Output termodulasi, terhubung melalui R6 ke saluran atau rangkaian driver.}

 

^{5. Kontrol dan Antarmuka Data (Terhubung ke Mikrokontroler)}

^{M0, M1: Pemilihan mode, terhubung langsung ke µC (mikrokontroler).}

^{RXD: Menerima keluaran data → µC.}

^{TXD: Mengirimkan input data ← µC.}

^{CLK: Sinyal jam (dari chip atau sinkronisasi eksternal).}

^{RDYN: Sinyal siap (output ke µC).}

^{DET: Sinyal deteksi (kemungkinan digunakan untuk mendeteksi pembawa).}

 

 

^{Spesifikasi dan Pertimbangan Desain untuk Komponen Periferal Utama}

^{Untuk memastikan pengoperasian chip yang benar, pemilihan dan penerapan komponen periferal utama harus mematuhi pedoman berikut:}

 

^{1. Rangkaian Jam (C1, C2, X1)}

^{Parameter Inti: C1 dan C2 adalah kapasitor beban 18pF.}

^{Peran Utama: Kapasitor ini secara tepat mencocokkan kristal 3,579545 MHz (X1) untuk membentuk rangkaian osilasi yang stabil, menyediakan jam referensi untuk seluruh modem. Akurasi jam secara langsung menentukan kualitas komunikasi.}

 

^{2. Rangkaian Daya (C3, C4)}

^{Parameter Inti: C3 dan C4 adalah kapasitor keramik 0,1 µF.}

^{Fungsi Utama: Ini berfungsi sebagai kapasitor decoupling catu daya dan harus dipasang sedekat mungkin dengan pin daya chip. Mereka menyaring kebisingan frekuensi tinggi untuk memberikan tegangan operasi yang bersih dan stabil untuk sirkuit analog dan digital internal yang sensitif.}

 

^{3. Jaringan Pengkondisian Sinyal (R1-R8)}

^{Poin Inti: Nilai resistansi komponen ini tidak tetap dan harus dirancang berdasarkan aplikasi spesifik.}

^{Dasar Desain: Nilainya ditentukan oleh kombinasi faktor: amplitudo sinyal masukan, persyaratan pencocokan impedansi saluran transmisi, dan titik bias internal yang diinginkan. Mereka adalah kunci untuk beradaptasi dengan sumber sinyal dan media transmisi yang berbeda.}

 

^{4. Persyaratan Akurasi Komponen}

^{Resistor: Direkomendasikan untuk menggunakan model dengan toleransi ±5% untuk memastikan akurasi dalam rangkaian pengkondisian sinyal dan biasing.}

^{Kapasitor: Toleransi ±10% umumnya dapat diterima untuk sebagian besar aplikasi. Simetri dan stabilitas kapasitor beban jam (C1, C2) berdampak signifikan terhadap keandalan permulaan osilasi.}

 

^{Poin Penting Desain Sirkuit}

^{Akurasi Jam: Jam 3,579545 MHz harus stabil, jika tidak, akurasi modulasi/demodulasi akan terpengaruh.}

^{Catu Daya Bersih: Bagian analog dan digital berbagi VDD, sehingga memerlukan pemisahan yang baik.}

^{Pencocokan Level Sinyal: Jaringan R1~R5 harus disesuaikan berdasarkan amplitudo sinyal input untuk menghindari kelebihan beban atau kekuatan sinyal yang tidak mencukupi.}

^{Pencocokan Impedansi: Output transmisi dan input penerimaan harus sesuai dengan media transmisi (misalnya saluran telepon, modul nirkabel).}

^{Pemilihan Mode: M0 dan M1 harus dikontrol secara dinamis sesuai dengan fase komunikasi (transmisi/penerimaan/pengujian).}

 

 

^{Alur Aplikasi Khas yang Direkomendasikan}

^{1. Inisialisasi Penyalaan:}

^{Konfigurasikan M0, M1 ke mode penerimaan default.}

^{Tunggu hingga jam stabil (kira-kira beberapa milidetik).}

 

^{2.Menerima Data:}

^{Deteksi DET/RDYN untuk menentukan keberadaan sinyal.}

^{Baca data yang didemodulasi dari RXD.}

 

^{3. Mengirimkan Data:}

^{Atur M0, M1 ke mode transmisi.}

^{Tulis data ke TXD.}

^{Chip secara otomatis memodulasi dan mengeluarkan sinyal dari TXOP.}

 

^{4. Peralihan Mode:}

^{Beralih secara dinamis antara status penerimaan dan transmisi melalui M0, M1 untuk mencapai komunikasi setengah dupleks.}

 

 

 

IV. Menerima Diagram Waktu Data dalam Mode Demodulasi FSK

 

 

^{Mekanisme Inti: Menerima Data Retiming
Fungsi ini adalah fitur antarmuka utama FX604D4. Ini mengatasi tantangan antarmuka antara keluaran demodulasi FSK (yang tidak sinkron, dengan tepi bit yang berpotensi tidak selaras dengan jam sistem) dan mikrokontroler (yang biasanya memerlukan aliran data yang tersinkronisasi dan stabil).}

 

^{Fungsi: Secara internal, chip menggunakan sinyal jam (RXCK) untuk mengambil sampel dan mengunci data yang didemodulasi, menghasilkan aliran data yang bersih dan stabil pada keluaran (RXD) yang disinkronkan secara ketat dengan tepi RXCK.}

 

^{Nilai: Ini sangat menyederhanakan desain perangkat lunak untuk mikrokontroler, menghilangkan kebutuhan akan sinkronisasi bit yang rumit. Mikrokontroler hanya perlu membaca data di bawah kendali jam.}

 

^{Analisis Sinyal Kunci}

^{1.O/P Demo FSK:
Ini adalah keluaran mentah dari demodulator FSK. Ini adalah aliran data serial asinkron yang berisi bit awal, bit data, dan bit berhenti. Bentuk gelombang mungkin mengandung noise atau jitter.}

 

^{2.RDTN O/P (Agaknya RDYN - Menerima Data Siap):}

^{Sinyal keluaran "Terima Data Siap" yang aktif rendah.}

^{Menjadi rendah: Menunjukkan bahwa karakter lengkap (misalnya, 9 bit, termasuk 1 bit awal dan 8 bit data) telah didemodulasi dan disimpan dalam buffer, dan sekarang dapat dibaca.}

^{Menjadi tinggi: Menunjukkan bahwa semua bit data dari karakter saat ini telah dibaca oleh jam (RXCK), dan chip siap menerima karakter berikutnya.}

 

3.RXCK I/P (Menerima Jam):

Input jam penerimaan yang disediakan secara eksternal, dihasilkan dan dikendalikan oleh mikrokontroler.

Fungsi: Setiap tepi naik (atau tepi turun, harus dikonfirmasi berdasarkan lembar data—biasanya tepi naik) menginstruksikan chip untuk mengeluarkan bit data berikutnya ke pin RXD. Ini mendorong seluruh ritme pembacaan data.

 

^{4.RXD O/P (Menerima Data):
Ini adalah keluaran data serial setelah "retiming". Bit data tetap stabil di sekitar tepi aktif RXCK, memungkinkan pengambilan sampel yang andal oleh mikrokontroler.}

 

 

 

^{Aliran Waktu Operasi (Mengambil karakter 9-bit sebagai contoh)}

^{1.Deteksi dan Persiapan:}

^{Demodulator FSK internal menyelesaikan demodulasi karakter (dari bit awal hingga bit berhenti).}

^{Setelah demodulasi, chip menarik sinyal RDTN rendah, memberitahukan mikrokontroler: "Data sudah siap dan dapat diambil."}

 

^{2.Memulai Operasi Baca:}

^{Setelah mendeteksi bahwa RDTN rendah, mikrokontroler mulai menyuplai rangkaian pulsa clock ke pin RXCK chip.}

 

^{3. Keluaran Data yang Disinkronkan:}

^{Setelah tepi aktif pertama RXCK (misalnya, tepi naik), setelah penundaan internal minimal Td (≤ 1µs), chip mengeluarkan bit awal data ke pin RXD.}

^{Selanjutnya, setiap tepi aktif RXCK menyebabkan chip secara berurutan mengeluarkan bit data berikutnya (Data Bit 1, Data Bit 2...) ke RXD.}

^{Sepanjang proses ini, data di RXD disinkronkan secara ketat dengan RXCK.}

 

^{4. Penyelesaian dan Reset:}

^{Setelah pulsa clock ke-9 (sesuai dengan 9 bit data) dikeluarkan, semua bit telah dibaca.}

^{Chip kemudian menarik sinyal RDTN tinggi, menunjukkan: "Transmisi karakter saat ini selesai, buffer kosong."}

^{Sistem menunggu karakter berikutnya didemodulasi, mengulangi siklus ini.}

 

 

^{Parameter Waktu Utama dan Pertimbangan Desain}

^{Td (Penundaan Internal): ≤ 1 µs. Ini adalah waktu dari tepi RXCK hingga data RXD menjadi valid. Selama desain, mikrokontroler harus memberikan sedikit penundaan setelah tepi jam sebelum pengambilan sampel RXD.}

 

^{Tchl / Tclo (Jam Waktu Tinggi/Rendah): ≥ 1 µs. Hal ini menentukan persyaratan frekuensi minimum untuk RXCK yang disediakan secara eksternal (periode ≥ 2 µs, yaitu frekuensi ≤ 500 kHz). Persyaratan ini harus dipenuhi agar chip dapat beroperasi dengan benar.}

 

^{Protokol Jabat Tangan: Ini adalah protokol jabat tangan perangkat keras yang khas berdasarkan sinyal siap RDTN. Mikrokontroler harus mengikuti urutan: RDTN rendah → kirim jam untuk membaca data → RDTN tinggi → tunggu RDTN rendah berikutnya. Itu tidak bisa mengirim jam secara sembarangan.}

 

 

^{Ringkasan dan Implikasi Desain
Diagram pengaturan waktu ini mengungkapkan peran FX604D4 sebagai "koprosesor komunikasi":}

^{FX604D4 bertanggung jawab untuk: Pemrosesan sinyal analog yang kompleks (demodulasi FSK), sinkronisasi tingkat bit, dan buffering.}

^{Mikrokontroler bertanggung jawab untuk: Menyediakan jam pada waktu yang tepat (saat RDTN aktif), membaca bit data yang stabil pada tepi jam, dan kemudian melakukan perakitan byte dan penanganan protokol.}

 

^{Desain ini secara signifikan mengurangi tuntutan kinerja real-time dan kemampuan komputasi mikrokontroler, memungkinkan komunikasi MODEM yang andal dengan GPIO dan pengatur waktu sederhana. Ini mewakili solusi komunikasi tertanam klasik berbiaya rendah.}

 

 

V. Diagram Referensi Rangkaian Antarmuka Saluran Telepon

 

 

^{Tujuan Desain Inti
Sinyal dari saluran telepon umum tidak dapat dihubungkan langsung ke chip FX604D4 karena empat alasan utama, masing-masing ditangani oleh rangkaian antarmuka ini:}

              

^{1. Tegangan Tinggi dan Isolasi DC: Saluran telepon dapat membawa puluhan hingga lebih dari seratus volt tegangan AC atau DC selama on-hook, dering, atau keadaan lain, yang secara langsung akan merusak chip tegangan rendah. Sirkuit antarmuka menyediakan isolasi listrik.}

 

^{2. Redaman Sinyal Transmisi: Sinyal transmisi chip (TXOP) dapat bocor ke input penerimaannya sendiri (RXIN), menciptakan interferensi diri yang kuat (dikenal sebagai "sidetone"). Sirkuit antarmuka harus memberikan redaman transmisi-ke-penerimaan yang cukup.}

 

^{3. Pencocokan Kemampuan Penggerak: Saluran telepon adalah beban impedansi rendah (biasanya 600Ω), yang tidak dapat dikendarai secara langsung oleh keluaran FX604D4. Sirkuit antarmuka perlu menyediakan kemampuan penggerak impedansi rendah.}

 

^{4. Penyaringan Sinyal: Ini menyaring kebisingan di luar pita dan sinyal palsu, memastikan modulasi/demodulasi FSK beroperasi dalam pita frekuensi efektif.}

 

^{Analisis Inti Modul Sirkuit}

^{1.Isolasi dan Pencocokan Inti: Transformator
Ini mencapai isolasi keamanan tegangan tinggi dan menyelesaikan pencocokan impedansi antara saluran telepon dan sisi chip, berfungsi sebagai komponen penting untuk menghubungkan saluran tegangan tinggi ke chip tegangan rendah.}

 

^{2. Saluran Transmisi: Pencocokan Level dan Mengemudi
Output sinyal termodulasi dari TXOP chip disesuaikan melalui jaringan RC untuk memenuhi tingkat transmisi standar telekomunikasi dan menggerakkan saluran telepon impedansi rendah melalui transformator.}

 

 

 

^{3. Saluran Penerimaan: Redaman dan Perlindungan Sinyal
Jaringan redaman bernilai tinggi (misalnya R2) secara signifikan mengurangi sinyal tegangan tinggi dari saluran telepon ke tingkat milivolt yang aman untuk input RXIN chip, sekaligus memblokir DC.}

 

^{4. Tantangan Utama: Jaringan Pembatalan Sidetone Hibrid
Terdiri dari resistor presisi (misalnya, R4-R7, toleransi ±1%) yang membentuk jembatan seimbang, tujuan utamanya adalah membuat sinyal transmisi yang kuat membatalkan dirinya sendiri pada input penerimaan (RXIN), sehingga mencegahnya membebani sinyal masuk yang lemah dari ujung jarak jauh.}

 

^{5. Sirkuit Bantu: Biasing dan Umpan Balik
VBIAS memberikan tegangan referensi untuk sirkuit analog; pin RXFB, melalui jaringan periferalnya, kemungkinan besar digunakan untuk pengkondisian sinyal internal atau kontrol penguatan otomatis.}

 

^{Ringkasan Poin-Poin Penting Desain}

^{1. Keselamatan Pertama: Peringkat tegangan transformator dan kapasitor pemblokiran DC harus cukup tinggi untuk menahan tegangan maksimum yang ada pada saluran telepon (termasuk tegangan dering dan lonjakan arus).}

 

^{2. Presisi Sangat Penting: Resistor yang digunakan pada jembatan seimbang (misalnya R4-R7) harus memiliki presisi tinggi (misalnya ±1%) dan koefisien suhu rendah. Jika tidak, pembatalan sidetone akan buruk, dan sangat berdampak pada sensitivitas penerimaan.}

 

^{3. Pencocokan Level: Komponen seperti R2 dan R3 harus dihitung secara tepat berdasarkan peraturan telekomunikasi lokal untuk mengatur tingkat transmisi yang sesuai dan sensitivitas penerimaan.}

 

^{4. Pertimbangan Penyaringan: Jaringan RC (misalnya, R2/C5) secara inheren membentuk filter low-pass. Frekuensi cutoffnya harus berada di atas frekuensi sinyal namun efektif dalam menekan interferensi out-of-band.}

 

^{Pemahaman Mendasar
Rangkaian antarmuka ini pada dasarnya adalah implementasi nyata dari "konverter kabel 2-ke-4" atau "koil hibrida".}

^{Sisi Saluran Telepon: Beroperasi dalam sistem 2 kabel (mengirim dan menerima berbagi sepasang kabel).}

^{Sisi Chip: Beroperasi dalam sistem 4 kabel (jalur TX transmisi independen dan jalur penerimaan RX).}

 

^{Tugas inti sirkuit ini adalah melakukan konversi dan isolasi antara kedua sistem ini secara efisien dan aman, sekaligus meminimalkan penerimaan diri (sidetone) semaksimal mungkin.}

 

^{Dalam desain produk praktis, sirkuit proteksi sekunder (seperti tabung pelepasan gas dan dioda TVS) biasanya ditambahkan di depan sirkuit ini untuk melindungi dari sambaran petir dan lonjakan listrik.}

 

 

VI. Diagram Waktu Pengoperasian FSK dengan "Transmit Data Retiming" Diaktifkan

 

 

^{Mode ini menggunakan mekanisme jabat tangan perangkat keras untuk memastikan bahwa data asinkron yang dikirim oleh mikrokontroler diambil sampelnya dan dimodulasi oleh chip pada saat yang tepat, sehingga menghasilkan sinyal FSK dengan waktu yang akurat.}

 

^{Fungsi dan Mekanisme Inti}

^{Masalah yang Harus Dipecahkan: Lebar bit output transmisi data (TXD) dari mikrokontroler mungkin mengalami jitter. Jika diumpankan langsung ke modulator, hal ini akan mengakibatkan frekuensi sinyal FSK tidak stabil dan durasi bit tidak akurat.}

 

^{Solusi: Aktifkan mode "Transmit Retiming". Chip secara aktif "meminta" bit data berikutnya dari mikrokontroler melalui pin RDYN dan menggunakan pin CLK untuk menyediakan jam penguncian yang tepat. Hal ini secara efektif memberikan chip inisiatif atas pengambilan sampel data, mengubah aliran data asinkron menjadi sinyal yang disinkronkan dengan jam modulasi internalnya, yang pada dasarnya memastikan waktu modulasi yang tepat.}

 

^{Peran Sinyal Utama}

^{1.RDYN (Output): Sinyal "Kirim Permintaan Data". Ketika chip siap menerima bit data berikutnya, ia menarik baris ini ke rendah, yang berarti "Silakan kirim bit data berikutnya." Ini berfungsi sebagai sinyal "jabat tangan" yang memulai setiap transmisi bit.}

 

^{CLK (Input): Data Latch Clock, digerakkan oleh mikrokontroler. Setelah RDYN menjadi rendah, mikrokontroler harus menempatkan data pada TXD dan kemudian, dengan mengirimkan pulsa rendah ke tinggi ke rendah ke pin ini, memberitahukan chip untuk mengunci bit data saat ini.}

 

^{TXD (Input): Input data transmisi serial. Mikrokontroler harus memastikan bahwa bit data stabil dan valid sebelum dan sesudah tepi aktif (biasanya tepi naik) CLK.}

 

 

^{Urutan Waktu Pengoperasian (Transmisi Satu Bit Data)}

^{1.Tunggu Permintaan: Setelah inisialisasi, mikrokontroler terlebih dahulu menjaga CLK tetap rendah dan memantau pin RDYN.}

 

^{2. Menerima Permintaan: Ketika chip siap untuk mengirimkan bit berikutnya, RDYN menjadi rendah. Ini berfungsi sebagai interupsi perangkat keras atau acara polling yang jelas.}

 

^{3. Penempatan dan Penempelan:}

^{Mikrokontroler segera menempatkan bit data berikutnya pada pin TXD.}

^{Selanjutnya, dalam jangka waktu yang ditentukan (lihat parameter Gambar 6c T_setup, T_hold), mikrokontroler menarik pin CLK tinggi dan rendah, menghasilkan pulsa clock lengkap.}

^{Pada tepi yang ditentukan dari CLK (misalnya, tepi naik), chip mengambil sampel dan mengunci data pada TXD, kemudian memulai pemrosesan modulasi internal.}

 

^{4. Siklus Hingga Selesai: Setelah memproses bit saat ini, chip akan menarik RDYN rendah lagi untuk meminta bit berikutnya. Proses ini berulang hingga seluruh frame data telah dikirim.}

 

^{Pertimbangan Desain Utama}

^{1. Kepatuhan Waktu yang Ketat: Lebar pulsa CLK (T_ch, T_cl) dan waktu pengaturan (T_setup) dan waktu tahan (T_hold) TXD relatif terhadap CLK, seperti yang ditentukan dalam Gambar 6c, harus dipenuhi. Kegagalan untuk melakukannya akan mengakibatkan kesalahan penguncian data.}

 

^{2.Respon Real-Time: Mikrokontroler harus segera merespons permintaan RDYN. Respons yang tertunda dapat menyebabkan waktu tunggu transmisi habis atau diskontinuitas data.}

 

^{3. Skenario Aplikasi: Mode ini sangat berguna untuk mikrokontroler yang menggunakan I/O tujuan umum (GPIO) untuk meniru port serial atau memiliki respons interupsi yang tidak stabil. Hal ini memungkinkan perangkat keras chip untuk menjamin waktu bit yang tepat, sehingga meningkatkan keandalan komunikasi.}

 

^Ringkasan

^{Mode "Transmit Data Retiming" adalah fitur bit-timing presisi berbantuan perangkat keras yang disediakan oleh FX604D4. Ini mengalihkan tanggung jawab untuk memastikan waktu modulasi FSK yang akurat dari penundaan perangkat lunak yang tidak dapat diandalkan ke mekanisme jabat tangan perangkat keras yang deterministik dan memiliki keandalan tinggi yang dikendalikan oleh sinyal RDYN dan CLK. Ini adalah kunci untuk membangun sistem modem V.23 yang stabil dan memenuhi standar.}

 

 

 

VII. Diagram Waktu Pengoperasian FSK dengan "Retiming Data Retiming" Dinonaktifkan

 

 

^{Mekanisme Inti: Sinkronisasi Bypass, Output Langsung
Prasyarat Pengoperasian: Pin CLK chip harus dijaga pada level tinggi. Ini berfungsi sebagai sinyal konfigurasi perangkat keras untuk menonaktifkan mekanisme pengaturan waktu dan jabat tangan data internal.}

 

^{Jalur Sinyal: Dalam mode ini, keluaran asinkron mentah dari Demodulator FSK dihubungkan langsung ke pin keluaran RXD.}

 

^{Dampak Utama: Pin RDYN yang menandakan kesiapan frame data tidak akan aktif lagi (tetap dalam keadaan tidak aktif). Tidak ada jabat tangan perangkat keras atau sinyal sinkronisasi antara chip dan mikrokontroler.}

 

 

<sup>Karakteristik Waktu Pengoperasian
1. Komunikasi Asinkron Murni:</sup>

^{Sinyal yang muncul pada pin RXD adalah aliran data serial yang sepenuhnya asinkron. Lebar bit dan waktunya bergantung sepenuhnya pada hasil demodulasi sinyal FSK yang diterima.}

 

^{Mikrokontroler harus memperlakukannya seperti port serial asinkron (UART) standar tanpa jam, mengandalkan pengatur waktu presisinya sendiri untuk melakukan pengambilan sampel bit dan penguraian bingkai sinyal RXD.}

 

^{2.Tidak Ada Bantuan Perangkat Keras:}

^{Mikrokontroler harus secara mandiri melakukan deteksi bit awal, penghitungan waktu bit, dan pengambilan sampel data. Seluruh proses ditangani sepenuhnya oleh perangkat lunak atau perangkat keras UART.}

^{Dalam mode ini, chip hanya berfungsi sebagai "modem", yang bertanggung jawab untuk konversi analog-ke-digital, sekaligus mendelegasikan semua tanggung jawab waktu pemulihan data ke pengontrol eksternal.}

 

 

Perbandingan: Perbedaan Inti Antara Mengaktifkan dan Menonaktifkan Retiming

 

^{Dalam hal kompleksitas antarmuka, menonaktifkan pengaturan waktu ulang hanya memerlukan jalur data RXD, sehingga menghasilkan antarmuka yang sederhana. Sebaliknya, mengaktifkan retiming memerlukan penggunaan tiga jalur yang terkoordinasi — RXD, CLK, dan RDYN — yang membentuk protokol jabat tangan perangkat keras yang lengkap, yang memerlukan kompleksitas lebih tinggi.}

 

^{Mengenai tanggung jawab pengaturan waktu: Menonaktifkan pengaturan waktu ulang memerlukan mikrokontroler untuk secara mandiri menangani pengaturan waktu dan sinkronisasi bit, dengan mengandalkan pengatur waktu yang tepat atau modul UART. Mengaktifkan pengaturan waktu ulang mendelegasikan tugas ini ke sirkuit internal chip, yang secara aktif mengatur waktu melalui jabat tangan perangkat keras, sehingga mengurangi beban pada mikrokontroler.}

 

^{Mengenai kualitas sinyal: Dengan retiming dinonaktifkan, outputnya adalah sinyal asinkron mentah dari demodulator, yang mungkin berisi noise dan jitter. Dengan mengaktifkan pengaturan ulang, chip mengeluarkan sinyal "bersih" yang telah diambil sampelnya ulang dan disinkronkan secara internal, sehingga menawarkan stabilitas yang lebih tinggi.}

 

^{Mengenai skenario yang berlaku: Menonaktifkan pengaturan waktu ulang cocok untuk sistem yang mikrokontrolernya sendiri memiliki modul UART yang andal. Mengaktifkan pengaturan waktu ulang lebih cocok untuk situasi dengan persyaratan pengaturan waktu yang ketat atau ketika mikrokontroler tidak memiliki UART khusus, karena memungkinkan komunikasi yang andal menggunakan pin GPIO tujuan umum.}

 

^{Pertimbangan Aplikasi dan Peringatan Risiko
Keuntungan (Mengapa Memilih untuk Menonaktifkan):}

^{1. Antarmuka Sederhana: Menghemat pin dan kabel GPIO, sangat cocok untuk sistem di mana pin CLK dan RDYN dimultipleks atau kekurangan pasokan.}

^{2. Kontrol Langsung: Untuk mikrokontroler yang sudah memiliki solusi UART yang matang dan stabil, mode ini dapat berintegrasi dengan mulus.}

 

^{Kekurangan dan Resiko:}

^{1. Tanggung Jawab Penuh atas Pengaturan Waktu: Jam pengambilan sampel UART mikrokontroler harus sangat cocok dengan laju baud pemancar. Setiap penyimpangan dapat menyebabkan kesalahan kumulatif dan kesalahan bit.}

 

^{2. Rentan terhadap Interferensi: Seperti yang diperingatkan secara eksplisit dalam dokumentasi, jika fungsi pengaturan waktu ulang diaktifkan secara tidak sengaja, chip mungkin salah menafsirkan suara atau kebisingan sebagai karakter data dan memicu RDYN. Menonaktifkan mode ini (dengan menarik CLK tinggi) pada dasarnya menghindari pemicu palsu tersebut.}

 

^{3.Tidak Ada Indikasi Siap: Tidak mungkin menggunakan RDYN untuk penerimaan data berbasis interupsi yang efisien. Biasanya, hanya polling atau interupsi bawaan UART yang tersedia.}

 

 

^{Catatan Tambahan tentang Mode Transmisi
Dokumentasi menyebutkan bahwa mengaktifkan pengaturan waktu ulang data dalam mode transmisi menawarkan keuntungan bahwa mikrokontroler dapat memuat data sedikit demi sedikit dengan menghasilkan pulsa CLK melalui loop perangkat lunak sederhana, sehingga menghilangkan kebutuhan akan UART perangkat keras. Hal ini lebih jauh menggambarkan nilai inti dari fungsi pengaturan waktu: fungsi ini memberikan pertukaran yang fleksibel antara mengurangi kompleksitas perangkat keras periferal dan meningkatkan keandalan pengaturan waktu komunikasi.}

 

^{Ringkasan
Mode "Pewaktuan Ulang Penerimaan Data yang Dinonaktifkan" adalah mode pengoperasian "langsung" atau "dasar" dari FX604D4. Hal ini memerlukan mikrokontroler eksternal untuk memiliki kemampuan komunikasi serial asinkron yang andal untuk menangani pemrosesan selanjutnya. Pemilihan mode ini biasanya didasarkan pada trade-off sumber daya sistem, bukan kinerja optimal. Pertimbangan desain utama adalah memastikan: 1) apakah UART mikrokontroler cukup andal; 2) apakah benar-benar perlu untuk menghindari pemicu palsu RDYN yang disebabkan oleh kebisingan.}

 

 

 

VII. Diagram Waktu Pengoperasian Detektor Level FSK

 

 

^{Tugas inti modul ini bukan untuk mendemodulasi data, melainkan untuk menentukan apakah ada sinyal pembawa FSK yang valid di saluran, sehingga menyediakan fungsionalitas deteksi pembawa untuk sistem.}

 

^{Fungsi Inti: Deteksi Kehadiran Sinyal FSK}

^{Target Deteksi: Amplitudo sinyal input (RXIN).}

^{Sinyal Output: pin DET (Output Deteksi).}

^{Logika Inti: Pin DET disetel ke level tinggi, menunjukkan "sinyal valid terdeteksi", hanya jika kedua kondisi berikut terpenuhi:}

^{Amplitudo sinyal masukan melebihi tingkat ambang batas yang telah ditetapkan.}

^{Sinyal tetap berada di atas ambang batas ini selama periode stabilisasi yang telah ditentukan.}

 

^{Desain Utama: Histeresis Ganda untuk Anti-Chattering
Untuk mencegah keluaran DET berulang kali berubah ("obrolan") di dekat ambang batas kekuatan sinyal, detektor menggunakan desain histeresis ganda:}

^{1. Histeresis Amplitudo: Ada perbedaan tegangan antara titik di mana sinyal "melebihi ambang batas" dan titik di mana sinyal "turun di bawah ambang batas", menciptakan zona mati deteksi. Hal ini mencegah pemicu palsu yang disebabkan oleh fluktuasi kebisingan kecil.}

 

^{2. Histeresis Waktu: Sinyal harus mempertahankan kondisi untuk jangka waktu tertentu. Denyut nadi atau kebisingan sesaat tidak akan menghasilkan penentuan yang valid. Mekanisme "pemicu tertunda, pelepasan tertunda" ini secara signifikan meningkatkan stabilitas deteksi di lingkungan yang bising.}

 

^{Desain Kunci: Anti-Jitter Histeresis Ganda
Untuk mencegah keluaran DET berulang kali berubah ("obrolan") di dekat ambang batas kekuatan sinyal, detektor menggunakan desain histeresis ganda:}

 

^{1. Histeresis Amplitudo: Ada perbedaan tegangan antara titik di mana sinyal "melebihi ambang batas" dan titik di mana sinyal "turun di bawah ambang batas", menciptakan zona mati deteksi. Hal ini mencegah pemicu palsu yang disebabkan oleh fluktuasi kebisingan kecil.}

 

^{2. Histeresis Waktu: Sinyal harus mempertahankan kondisi untuk jangka waktu tertentu. Denyut nadi atau kebisingan sesaat tidak akan menghasilkan penentuan yang valid. Mekanisme "pemicu tertunda, pelepasan tertunda" ini secara signifikan meningkatkan stabilitas deteksi di lingkungan yang bising.}

 

^{Karakteristik Penting dan Hubungan Operasional}

^{Independen dari Jalur Data Demodulasi:}

 

^{Output DET hanya mencerminkan ada atau tidaknya suatu sinyal dan tidak tergantung pada isinya.}

^{Output RXD adalah produk dari demodulator FSK dan mencerminkan data logis yang dibawa oleh sinyal.}

 

^{Output RXD adalah produk dari demodulator FSK dan mencerminkan data logis yang dibawa oleh sinyal.}

 

^{Keduanya independen: Aliran data RXD tidak bergantung pada status DET. Selama demodulator berfungsi, RXD mungkin memiliki output meskipun DET rendah (sinyal lemah), meskipun tingkat kesalahan bit kemungkinan besar akan tinggi.}

 

^{Ketergantungan Mode:}

^{Ketika chip tidak mengaktifkan mode penerimaan atau berada dalam mode tertentu (misalnya ZP), pin DET dan RXD akan ditarik rendah secara paksa, yang secara jelas menunjukkan bahwa fungsi tersebut dinonaktifkan.}

 

 

^{Peringatan Aplikasi Inti: Deteksi Tidak Spesifik}

^{Peringatan Kritis: Detektor level ini (dan demodulator FSK) tidak memiliki kemampuan identifikasi sinyal.}

 

^{Artinya: Sinyal apa pun dengan energi yang cukup dan komponen frekuensi yang sesuai (seperti suara manusia, musik, atau kebisingan latar belakang) dapat disalahartikan sebagai sinyal FSK yang valid, sehingga memicu keluaran DET dan berpotensi disalahartikan oleh demodulator sebagai data acak (mengakibatkan keluaran kacau pada RXD).}

 

^{Implikasi Desain: Dalam desain sistem, hanya mengandalkan sinyal DET sebagai indikator mutlak dimulainya komunikasi tidaklah cukup. Ini harus dikombinasikan dengan protokol komunikasi lapisan yang lebih tinggi (seperti header paket data dan checksum) untuk membedakan data asli dari gangguan, sehingga memastikan keandalan komunikasi.}

 

 

^Ringkasan

^{Detektor Level FSK (DET) adalah unit "Carrier Sense" dari FX604D4. Fokus desainnya adalah pada stabilitas tahan interferensi, bukan pengenalan cerdas. Ini memberi sistem indikator aktivitas saluran tingkat perangkat keras awal. Namun, identifikasi sebenarnya atas data yang valid harus diselesaikan dengan pemrosesan protokol digital tingkat yang lebih tinggi. Memahami sifat "non-spesifik" adalah kunci untuk menghindari kesalahan desain.}