CMX867AD2 は、産業用通信に柔軟な物理層ソリューションを提供します。

^{2025 年 11 月 27 日 — 産業用制御、エネルギー計測、遠隔監視などの重要な分野では、通信システムの信頼性と環境適応性が機器の競争力の重要な要素となっています。 CMX867AD2 マルチモード モデム チップは、深く統合されたミックスシグナル アーキテクチャと堅牢なプログラマビリティを備えており、複雑な電磁環境と多様なプロトコル要件に対処するための高度に統合されたシングルチップ ソリューションを提供し、産業環境におけるインテリジェントなエッジサイド接続の理想的な選択肢として浮上しています。}

 

 

I. チップの概要: 統合産業用通信エンジン

 

^{CMX867AD2 は単なるモデムではなく、高度に統合された「チップ上の通信サブシステム」です。高性能アナログ フロントエンド、構成可能なデジタル モデム コア、プロトコル処理ロジック、および豊富なシステム インターフェイスを単一のコンパクトなパッケージ内に組み合わせています。このチップは、産業用機器とさまざまな有線メディア (ツイストペア、電力線、専用線など) の間の物理層全体とデータリンク層機能の一部を処理するように設計されており、それによってホストコントローラーの処理負荷とシステム全体の消費電力が大幅に削減されます。}

 

^{コアテクノロジー分析:柔軟で構成可能なマルチモード アーキテクチャ
CMX867AD2 の主な利点は、ソフトウェアで定義可能な信号処理パスにあり、複数の産業シナリオにわたる通信要件をサポートするように構成できます。}

 

^{1.適応変調と信号処理:}

^{このチップには、古典的な FSK (周波数シフト キーイング) からより効率的なデジタル変調方式までのスキームをサポートするプログラム可能な変調エンジンが組み込まれています。ユーザーは、伝送距離、データレート、ノイズ耐性の要件に基づいて選択を最適化できます。}

^{高性能のプログラム可能なデジタル フィルター バンクと適応イコライザーが統合されています。フィルタパラメータ（中心周波数、帯域幅、ロールオフ係数など）をソフトウェアで調整して、チャネル特性を最適に一致させ、特定の周波数帯域での干渉を抑制できます。これは、インバータやリレーのノイズが充満する産業環境での動作に不可欠です。}

^{これには、正確な受信信号強度インジケーター (RSSI) およびキャリア検出 (CD) 回路が含まれており、リアルタイムのリンク品質モニタリングを提供し、上位層ソフトウェアのインテリジェントなスリープ/ウェイクアップ決定を可能にします。}

 

^{2.多機能プロトコル支援処理:}

^{このチップには、物理​​層の変調と復調だけでなく、ハードウェア アクセラレーションによる前方誤り訂正 (FEC) エンコーダ/デコーダと巡回冗長検査 (CRC) ユニットが統合されており、これによりハードウェア レベルでのデータ フレーム送信の信頼性が大幅に向上し、ホスト CPU の負荷が軽減されます。}

^{自動確認応答やフレーム タイムアウト再送信などの構成可能なリンク層補助機能を提供し、ホスト ソフトウェア設計をさらに簡素化し、システム応答のリアルタイム パフォーマンスを向上させます。}

 

 

 

II.代表的なアプリケーションの推奨外部回路図

 

 

^{主な機能モジュールとピンの説明}

^{1. クロック回路(XTAL/CLOCK)}

^{ピン: XTALN、X1 (ピン 1、2)}

^{外部コンポーネント:}

^{クリスタル X1: 11.0592MHz または 12.288MHz}

^{負荷コンデンサC1、C2：22pF}

^{説明: システムマスタークロックを提供します。 C1とC2は水晶発振を安定させるために使用されます。}

 

^{2. 電源およびバイアス回路}

^{VDD: 正電源 (ピン 7、11 など)}

^{VSS: グランド (複数のピン)}

^{VBIAS: バイアス電圧 (C3 経由のデカップリングが必要)}

^{デカップリングコンデンサ:}

^{C3、C4: 100nF (VDD/VBIAS の近くに配置)}

^{C5: 10µF (低周波デカップリング用のより大きな静電容量)}

 

^{3. 受信チャネル (RX ライン インターフェイス)}

^{ピン: RXAFB、RXAN、RXA (ピン 8 ～ 10)}

^{機能: 外部信号を受信します。帯域内干渉を回避するには、慎重なレイアウトが必要です。}

 

 

 

 

^{4. 送信チャネル (TX ライン インターフェイス)}

^{ピン: TXA、TXAN (ピン 17 ～ 18)}

^{機能: 変調信号を送信します。}

 

^{5. 制御およびデータ インターフェイス (C-BUS)}

^{ピン: CSN、コマンドデータ、シリアルクロック、応答データ、IRQN}

^{インターフェイス タイプ: マイクロコントローラー (µC) との通信に使用されるシリアル コントロール バス。}

 

<sup>主要な設計ポイント
1. 電源とグランドのデカップリング</sup>

^{VDD と VBIAS は、C3、C4、および C5 を使用してデカップリングする必要があります。}

^{VSS グランド プレーン: 特に次の場合、低インピーダンスのグランドを確保するために、チップの下にグランド プレーンを確立することをお勧めします。}

^VSS端子間

^{デカップリングコンデンサのグランド接続}

^{水晶負荷コンデンサ (C1、C2) のグランド接続}

 

^{2. 水晶発振器の設計}

^{信号振幅: 駆動レベルは VDD (ピークツーピーク) の 40% 以上である必要があります。}

^{音叉型水晶は通常、駆動能力が不十分であるため推奨されません。}

^{適切な発振回路設計のサポートについては、水晶の供給元に相談することをお勧めします。}

 

^{3. 受信パス保護}

^{このチップは小振幅信号を検出できます。したがって、受信パスは帯域内干渉を回避する必要があります。}

^{ノイズ結合を防ぐために、レイアウト中に受信ラインを分離することをお勧めします。}

 

^{コンポーネントの精度要件}

^{抵抗: ±5%}

^{コンデンサ: ±20% (特に指定のない限り)}

 

^{まとめ
この典型的なアプリケーション図は、次のような CMX867A の最小システム構成を示しています。}

^{クロックソース (水晶振動子 + 負荷コンデンサ)}

^{電力フィルタリングネットワーク}

^{送受信ラインインターフェース}

^{制御バスインターフェース}

^{レイアウトと接地に関する推奨事項 (特に接地面とデカップリングの配置に関して)}

^{これらの設計提案は、特に高感度受信および小信号処理シナリオにおいて安定したチップ動作を保証することを目的としています。}

 

 

 

Ⅲ．機能ブロック図の翻訳

 

 

^{制御およびデータインターフェイスセクション
モジュール:
C-バスシリアルインターフェース}

^{Tx / Rx データレジスターと USART}

^{リング検出器}

 

^{機能の説明:}

^{C-BUS は、外部マイクロコントローラーとの通信に使用されるシリアル制御バスです。これには次の信号が含まれます。}

^{CSN (チップセレクト)}

^{SERIAL CLOCK (シリアルクロック)}

^{COMMAND DATA (コマンドデータ)}

^{REPLY DATA (リプライデータ)}

^{IRQN (割り込み要求)}

^{データ レジスタと USART は、データの送受信中のバッファリングとシリアル変換を担当します。}

^{リング検出器は、回線上のリング信号を検出し、RDRVN に出力するために使用されます。}

 

^{代表的なアプリケーション回路の重要なポイント}

^{1.クロック: 22 pF の負荷コンデンサを備えた 11.0592 MHz または 12.288 MHz の水晶発振器が必要です。}

^{2.電源: VDD とバイアス電圧 VBIAS は、チップのできるだけ近くに配置された 100 nF と 10 μF のコンデンサを使用してデカップリングする必要があります。}

^{3.接地: すべての VSS ピンとデカップリング コンデンサの接地接続のインピーダンスを最小限に抑えるために、チップの下に接地面を設けることをお勧めします。}

^{4.トランシーバーインターフェイス: RXA/TXAはアナログ信号ポートです。レイアウトは干渉を防ぐ必要があります。}

^{5.制御バス: 外部マイクロコントローラーとの通信は、CSN、クロック、データ ライン (C-BUS) を介して実現されます。}

^{6.クリスタルの選択: ドライブレベルは VDD の 40% 以上である必要があります。音叉型水晶は推奨されません。}

 

 

 

^{内部機能ブロック図の核心
チップの内部ワークフローは、次の 3 つの主要な段階に分けることができます。}

 

^{1.制御とデータの相互作用 (左側のセクション):
マイクロコントローラーとの通信は C-BUS シリアル インターフェイスを介して確立され、データの送信、受信、リング検出が管理されます。}

 

^{2.モデムコア (中央セクション):
FSK、QAM、DPSK などの複数の変調方式をサポートします。スクランブル、デスクランブル、信号エネルギー検出機能を搭載。}

 

^{3.アナログ信号処理 (右側のセクション):
送受信のフィルタリング、イコライゼーション、ゲイン制御で構成されます。 DTMF の生成と検出を統合し、アナログ ループバック テスト機能を提供します。}

 

^{コアプロセスの概要}

^{送信：データはC-BUS経由で入力→変調→フィルタリング/ゲイン調整→TXA/TXANからの差動出力。}

^{受信：RXA→増幅/利得制御→フィルタリング/等化→復調→C-BUS経由でデータ読み出しと信号が入力されます。}

^{主な機能: DTMF 処理、リング検出、プロセス全体にわたるエネルギー監視をサポートし、ループバック機能による自己テストを含みます。}

 

^{まとめ
このチップは、モデム、電話回線インターフェイス、および制御ロジックを 1 つのユニットに統合しています。シンプルな周辺回路と組み合わせることで、信頼性の高いデータ伝送が必要な組み込みアプリケーションに適した完全な通信端末を形成できます。}

 

 

 

IV.リング信号検出器インターフェイス回路とタイミング図

 

 

^回路機能

^{この回路は、チップの外部リング検出インターフェイスとして機能します。電話回線上の高電圧 AC リング信号 (通常 40 ～ 90 Vrms) をチップが認識できるデジタル レベルの信号に変換し、RT ピンを介して内部のリング検出モジュールに供給します。}

 

^{回路構成と信号の流れ}

^{1.入力保護と整流 (左側のセクション):
D1～D4 (1N4004) はブリッジ整流器を形成し、AC リング信号を単方向パルス DC 信号に変換します。}

 

^{R20‑R22 (それぞれ 470 kΩ) と R23 (調整可能、図では 68 kΩ を推奨) は高電圧分圧器ネットワークを構成し、整流された高電圧信号をチップの安全な入力範囲まで減衰します。}

 

^{2.フィルタリングと信号調整 (中央セクション):}

^{C20、C21 (0.1 µF)、および C22 (0.33 µF) は、整流された脈動信号を平滑化し、高周波干渉を抑制するために使用される RC ローパス フィルター ネットワークを形成します。}

^{フィルタリングされた信号 (図では X とラベル付けされています) はチップの RT ピンに供給されます。}

 

^{3.内部検出 (右側のセクション):}

^{RT ピンは内部でシュミット トリガに接続されており、その高レベルのしきい値電圧は Vthi で示されます。}

^{信号 X の電圧が Vthi を超えると、トリガーはハイ レベルを出力し、チップの内部ステータス レジスタの 14 番目のビット (Ring Detect) がセットされ、有効なリング信号の検出が示されます。}

^{このステータスは、C-BUS 経由でマイクロコントローラーによって読み取られるか、割り込み (IRQN) をトリガーするように設定できます。}

 

 

 

 

^{主要な設計パラメータと計算}

^{検出閾値の保証:
このドキュメントには設計例が記載されています。R20=R21=R22=470 kΩ、R23=68 kΩの場合、この回路は 3 ～ 5 V の VDD 範囲にわたって 40 Vrms 以上のリング信号を確実に検出します。}

 

^{原理分析:
整流後のピーク電圧はVpeak = 40 Vrms×2 ≈ 56.6 V。}
 

^{分圧器ネットワークによる減衰後、RT ピンに入力される電圧は内部シュミット トリガの Vthi を超える必要があります。 R23 を調整すると、さまざまな Vthi (VDD に依存) およびリング電圧しきい値に適応するように分圧比を調整できます。}

^{部品公差要件:}

^{抵抗: ±5%}

^{コンデンサ: ±20%}

 

 

^まとめ

^{このインターフェイス回路は、整流とフィルタリングを備えた高電圧、高インピーダンスのアナログ フロント エンドとして機能します。その主な機能は次のとおりです。}

^{安全な絶縁: 高抵抗分圧器を利用して、高電圧リング信号をチップが許容できるレベル (通常 < VDD) まで安全に低減します。}

^{信号調整: 整流とフィルタリングにより、AC リング信号が比較的滑らかな DC パルスに変換され、デジタル検出が容易になります。}

^{信頼性の高い検出: シュミット トリガーのヒステリシス特性を利用してノイズ耐性を強化し、ノイズや電圧変動による誤ったトリガーを防ぎます。}

^{この設計は、従来の電話回線を低電力 CMOS チップに接続するための典型的なソリューションを表しています。これにより、信頼性の高いリング検出、安全性、および幅広い動作電圧範囲への適応性が保証されます。}

 

 

 

V. 2 線式電話回線インターフェース回路

 

 

 

^{これは、CMX867AD2 用の 2 線電話回線インターフェイス回路であり、チップのアナログ トランシーバー信号を標準の 600Ω 2 線電話回線と整合および結合するように設計されています。}

 

 

^回路機能

^{この回路は、チップと電話回線の間のアナログ フロントエンド インターフェイスとして機能し、主に以下を実装します。}

 

^{1.送信信号結合: 変調信号 (TX) をチップから電話回線に送信します。}

^{2.受信信号抽出：電話回線から相手（RX）が送信した信号を抽出し、チップに入力します。}

^{3. インピーダンスマッチングとフィルタリング: チップ側のインピーダンスを 600Ω 電話回線にマッチングし、高周波ノイズを除去します。}

^{4.DC絶縁：コンデンサを通じてライン上のDC電圧をブロックし、AC信号のみを通過させます。}

 

^{回路構成と信号経路}

^{1.送信経路(TX→回線)
チップの差動出力 TXA/TXAN は、1:1 トランスの一次側に直接接続されています。}

^{トランスは次のことを実現します。}

^{信号結合: 信号を電話回線に転送します。}

^{電気的絶縁: チップと電話回線の間の DC 電位を絶縁します。}

^{平衡から不平衡への変換: 差動信号をライン上のシングルエンド信号に変換します。}

 

^{2.受信パス (回線 → RX)
電話回線信号は変圧器を介して結合され、受信ネットワークに入ります。}

^{R11、R12: 分圧器ネットワークを形成して受信信号レベルを設定し、入力過負荷を防ぎます。}

^{C11（100pF）：抵抗と合わせてローパスフィルターを構成し、高周波ノイズを減衰します。}

^{信号は最終的にチップの差動受信端子 RXAFB / RXAN / RXA に供給されます。}

 

^{3.回線終端とフィルタリング}

^{R13 と C10 (33 nF) は並列接続されてライン終端ネットワークを形成し、600Ω ライン特性に合わせた複雑なインピーダンス整合を実現します。}

^{C10 は C11 と連携して、高周波干渉をさらに除去します。}

 

 

 

 

 

^{主要なコンポーネントの機能の概要}

 

^{トランス (1:1): コア結合および絶縁コンポーネントとして、電気的絶縁 (回線上の高電圧からチップを保護) を提供し、平衡から不平衡への変換 (チップの差動信号を電話回線上のシングルエンド信号に変換) を実行し、AC 信号を効率的に送信します。}

 

^{抵抗 R11 および R12: 受信パスに分圧器ネットワークを形成します。その主な機能は、電話回線からの信号レベルを設定および減衰し、チップの受信ピン (RXAFB/RXAN) に送信される信号の振幅が過負荷を防ぐために適切な範囲内に留まるようにすることです。}

 

^{抵抗 R13 とコンデンサ C10 (33 nF): 並列接続して回線終端ネットワークを形成します。 R13 は一次抵抗インピーダンスを提供し、C10 と連携して複雑な回線インピーダンス特性をシミュレートして 600Ω 電話回線とのインピーダンス整合を実現し、それによって信号反射を低減します。さらに、C10 は高周波フィルタリングにも貢献します。}

 

^{コンデンサ C11 (100 pF): 受信入力に配置され、その主な機能は高周波ノイズのフィルタリングです。フロントエンド抵抗とともにローパスフィルターを形成し、回線上の高周波干渉を効果的に抑制し、受信信号品質を向上させます。}

 

^{デカップリング コンデンサ C3 (100 nF): チップのバイアス ピン VBIAS に接続されます。その主な機能は、内部アナログ回路 (特に受信アンプ) に安定したクリーンなバイアス電圧を提供し、電源ノイズを除去して最適なアナログ性能を保証することです。}

 

^{設計上の考慮事項}

^{1.保護回路は示されていません: 図は簡略化された回路図です。実際のアプリケーションでは、電話回線の入り口に過電圧/過電流保護回路 (ガス放電管、TVS ダイオード、PTC サーミスタなど) を追加する必要があります。}

^{2インピーダンスマッチング: リターンロスを低減するには、R13、C10、およびトランスパラメータの値を実際のラインインピーダンス (通常は 600Ω) に応じて微調整する必要があります。}

^{3.ノイズ抑制: C10 と C11 の値は高周波カットオフ周波数を決定し、特定の回線ノイズ環境に合わせて最適化する必要があります。}

^{4.部品許容差: 抵抗: ±5%、コンデンサ: ±20%。一貫したパフォーマンスを確保するには、安定したコンポーネント タイプを使用することをお勧めします。}

 

^まとめ

^{この 2 線式インターフェイス回路は典型的なハイブリッド回路であり、次のことを実現します。}

^{送信信号と受信信号の分離}

^{ラインインピーダンスマッチング}

^{電気的絶縁とノイズ抑制}

 

^{これにより、CMX867A は標準の 2 線電話回線を介して全二重または半二重のデータ通信を実行できるようになり、チップと物理回線間の重要なアナログ ブリッジとして機能します。実際の設計では、この基盤に基づいて、追加の回線保護と規制認証が必要な周辺回路を追加する必要があります。}

 

 

VI. 4線式ラインインターフェース回路

 

 

^{これは、CMX867AD2 用の 4 線式ライン インターフェイス回路で、チップを標準の 600Ω 4 線式通信線に接続するように設計されています。 4 線システムは通常、業務用通信または長距離伝送で使用され、送信 (Tx) チャネルと受信 (Rx) チャネルが物理的に完全に分離され、それぞれが独立したペアのツイスト線を使用することが特徴です。}

 

^{回路の機能と特徴}

^{この回路は、チップと 4 線式ラインの間のアナログ フロントエンド インターフェイスとして機能します。その主な機能は次のとおりです。}

 

^{チャネル分離: 送信パスと受信パスは完全に独立しており、それぞれ 1:1 トランスを使用しているため、2 線式システムに存在するハイブリッドおよびエコー キャンセルの課題が回避されます。}

 

^{信号の結合と絶縁: 2 つのトランスはそれぞれ、送信信号と受信信号の結合を実現し、電気的絶縁を提供します。}

 

^{インピーダンス マッチングとフィルタリング: 各ライン (送信ラインと受信ライン) に独立した 600Ω 終端マッチングと高周波ノイズ フィルタリングを提供します。}

 

 

^{回路構成と信号経路}

^{1.送信パス (独立した送信ラインペア)
チップの差動出力 TXA/TXAN は、送信側 1:1 トランスの一次側に直接接続されています。}

^{トランスは信号を独立した送信ラインに結合し、バランス伝送と DC アイソレーションを実現します。}

 

^{2.受信パス（独立した受信ラインペア）
独立した受信ラインからの信号は、まず受信側の 1:1 トランスに入力されます。}

^{信号はトランスによって結合された後、受信調整ネットワークに入ります。}

^{R11 および R12: 分圧器ネットワークを形成して受信信号レベルを設定し、チップでの入力過負荷を防ぎます。}

^{C11 (100 pF): 高周波フィルタ コンデンサとして機能し、受信チャネルのノイズを減衰します。}

^{信号は最終的にチップの受信端子 RXAFB / RXAN に供給されます。}

 

 

 

^{3.回線終端マッチング}

^{R10: 送信ラインの終端整合抵抗として機能します。その抵抗値は、トランスの特性とラインインピーダンスの要件によって異なります。}

^{R13: 受信ラインの終端整合抵抗として機能します。その抵抗値もトランスとラインインピーダンスに基づいて決定する必要があります。}

 

^{この文書では、R10 と R13 の値は選択した変圧器の特性に依存し、実際の設計に基づいて計算する必要があると記載されています。}

 

 

^{4.その他のコンポーネント}

^{C12 (33 nF): 高周波バイパスまたは補助インピーダンス整合のために受信ライン側に並列接続されます。}

^{C3 (100 nF): チップの VBIAS ピンにデカップリングを提供し、受信アンプのバイアス電圧を安定させます。}

 

 

^{主要なコンポーネントの機能}

^{送信トランスと受信トランス (両方 1:1): それぞれが独立して、送信信号と受信信号の電気的絶縁、平衡伝送、および信号結合を提供します。これは、4 線式システムで高絶縁の全二重通信を実現するための基盤となります。}

 

^{抵抗 R10 および R13: それぞれ、送信ラインと受信ラインの終端整合抵抗として機能します。それらの主な役割は、トランスと連携して 600Ω ラインとのインピーダンス整合を実現し、信号の反射を最小限に抑えることです。}

 

^{抵抗 R11 および R12: 受信ラインから結合された信号レベルをチップの受信入力端子 (RXAFB/RXAN) の適切な範囲に調整するために使用される受信信号減衰ネットワークを形成します。}

 

^{コンデンサ C11 (100 pF): チップの受信入力に位置し、その主な機能は受信信号から高周波ノイズを除去し、それによって S/N 比を改善することです。}

 

^{コンデンサ C12 (33 nF): 受信ライン側に並列に接続され、主に高周波ノイズのバイパスに使用され、補助インピーダンス整合ネットワークにも参加する場合があります。}

 

^{デカップリング コンデンサ C3 (100 nF): チップの内部アナログ回路 (特に受信アンプ) のバイアス電圧 (VBIAS) をデカップリングし、電源の安定性を確保し、ノイズを抑制します。}

 

 

^{設計上の考慮事項}

^{1.トランスの選択: R10 と R13 の値は、選択したトランスの特性 (巻数比、漏れインダクタンス、巻線抵抗など) によって異なります。これらは、トランスのデータシートとラインインピーダンス (600Ω) に基づいて総合的な計算によって決定する必要があります。}

 

^{2.レベル設定: 送信ラインと受信ラインの信号レベル構成と抵抗 R11 の値は、2 線式回路で使用される方法論を参照および適用して設計できます。}

 

^{3.保護回路: 図は簡略化した回路図です。実際のアプリケーションでは、両方の回線 (送信回線と受信回線) の入口点に適切な過電圧/過電流保護回路を追加する必要があります。}

 

^{4.部品許容差: 抵抗器: ±5% 許容差。コンデンサ: ±20% の許容誤差により、安定した性能を確保します。}

 

^まとめ

^{この 4 線式インターフェース回路は、CMX867A を業務用 4 線式回線に接続するための標準ソリューションを提供します。その主な利点は、送信チャネルと受信チャネルが物理的に分離されていることです。これにより、エコー干渉が回避され、設計が簡素化され、より安定した高品質の全二重通信が可能になります。設計上の重要な考慮事項は、2 つのトランスの選択と、それらに対応する終端整合抵抗 (R10、R13) の計算です。この回路は、長距離または専用線データ通信のための信頼できるアナログ フロントエンドとして機能します。}

 

 

 

VII.受信モデム データ パスのブロック図

 

^{コアデータパスフロー}

^{1.データ入力
データは、FSK または DPSK 復調器の出力から発生します。}

^{DPSK モードのみ: データは最初に、イネーブル信号によって制御されるデスクランブラーを通過します。}

 

^{2.データバッファリングとシリアルパラレル変換
データは Rx データ バッファ (受信データ バッファ) に入力されます。}

^{USART (Universal Synchronous/Asynchronous Receiver/Transmitter) モジュールは、ビット レート クロックによって制御され、シリアルからパラレルへの変換を実行します。}

^{USART はスタート/ストップ ビットを処理し、パリティ チェック検証を実行します。}

 

^{3.マイコンへのデータ出力
処理されたパラレルデータ (7 ビット) は、C-BUS インターフェイスの Rx Data レジスタに書き込まれます。}

^{マイクロコントローラ (µC) は、C-BUS インターフェイスを介してこのレジスタからデータを読み取ります。}

 

 

 

 

^{主要なステータスフラグと制御メカニズム}

^{1.Rxデータレディフラグ
トリガー条件: 新しい文字が Rx データ レジスタに保存されたとき。
機能: ステータス レジスタの Rx Data Ready フラグが 1 に設定され、µC に新しいデータを読み取るように通知されます。
スタート/ストップ モードでの追加動作: ステータス レジスタの偶数 Rx パリティ フラグを同時に更新します。}

 

^{2.フレームエラー処理(スタートストップモード)}

^{エラー条件: ストップ ビットが欠落している場合 (つまり、1 の代わりに 0 を受信した場合)。}

^{取り扱いプロセス:}

 

^{1. キャラクタはまだ Rx データ レジスタに格納されており、データ レディ フラグが設定されています。}

^{2. V.14 オーバーラン オプションが有効になっていない限り、ステータス レジスタの Rx フレーミング エラー ビットも 1 に設定されます。}

^{3. USART は、次の 1→0 遷移 (ストップ ビットからスタート ビット) で再同期します。}

^{4.フレーム エラー フラグは、次の文字が正常に受信されるまで設定されたままになります。}

 

^{特殊なデータパターン検出器
ブロック図の上部セクションには、ステータス レジスタ ビット (b9、b7、b8) に接続された 4 つの検出器が表示されており、受信データ ストリーム内の特定のパターンを監視するために使用されます。}

 

^{1.1010 検出器: 交互の 1/0 パターンを検出するために FSK モードでのみ使用されます。}

^{2.連続アンスクランブル 1 検出器: 連続したアンスクランブル 1 を検出します。}

^{3.連続スクランブル 1 検出器: 連続したスクランブル 1 を検出します。}

^{4.Continuous Detector: 一般的な連続信号検出器。}

 

^{これらの検出器の出力は、回線状態、同期品質、または特定のシグナリングの診断に使用できます。}

 

^まとめ

^{この受信データ パスの中核は、USART によって管理されるシリアルからパラレルへの変換チャネルであり、包括的なエラー検出 (パリティ チェック、フレーム エラー) およびステータス レポート メカニズムによって補完されます。その設計により、復調器からマイクロコントローラーへの信頼性の高いデータ転送が保証されると同時に、複数の検出器による詳細なリンク ステータス監視機能も提供され、システムがさまざまな通信異常に柔軟に対処できるようになります。}

 

 

 

Ⅷ.プログラマブルデュアルトーン検出器とフィルタ実装のブロック図

 

 

^コア機能

^{プログラム可能なデュアルトーン検出: 2 つの特定の周波数で構成されるオーディオ信号ペアを検出できます。}

^{高い柔軟性: 検出周波数、レベル、許容範囲はすべてソフトウェア プログラミングで設定できるため、外部ハードウェア調整の必要がありません。}

 

 

^{実装アーキテクチャ}

^{1.フィルターセクション
4次IIRフィルター段を採用。}

^{機能：入力信号から目的の周波数成分を抽出し、帯域外ノイズを抑制します。}

^{特徴: IIR (無限インパルス応答) フィルターは通常、同じフィルター次数に対してより急峻なロールオフ特性を提供し、正確な周波数分離を容易にします。}

 

^{2.周波数検出機構
原理：サイクルタイミング方式を採用。}

^{プロセス：}

 

^{1. 入力信号がプログラム可能な数 (N) の全サイクルを完了するのにかかる時間を測定します。}

^{2.この時間をプログラム可能な上限および下限時間制限と比較します。}

^{決定: 測定時間が事前設定された時間ウィンドウ内にある場合、ターゲット周波数が検出されたと見なされます。}

^{利点: 直接の周波数測定と比較して、この方法はノイズの多い環境でより堅牢であり、デジタルでの実装が容易です。}

 

^{プログラミング設定方法}

^{1.プログラミングシーケンス
27 個の 16 ビット ワードのシーケンスを C-BUS 経由でプログラミング レジスタに書き込む必要があります。}

^{最初のワード: 32769 (16 進数の 0x8001) である必要があり、同期ヘッダーまたは書き込み開始フラグとして機能する可能性があります。}

^{後続の 26 ワード: 特定のパラメータ設定に使用され、それぞれの値の範囲は 0 ～ 32767 (0x0000 ～ 0x7FFF) です。}

 

^{2.パラメータの内容
これら 26 個の 16 ビット ワードは、次の構成を目的としています。}

^{検出される 2 つの周波数の公称値。}

^{各周波数に対応するレベル検出閾値。}

^{周波数検出許容範囲 (つまり、時間の上限と下限)。}

^{検出期間やフィルター係数などの高度なパラメーターが含まれる場合もあります。}

 

 

 

^{概要と応用}

^{このプログラム可能なデュアルトーン検出器は、高度に統合されたソフトウェア定義のオーディオ信号認識エンジンです。その核となる価値は次のとおりです。}

^{高度な統合: フィルターと検出ロジックの両方が内部に組み込まれているため、外部コンポーネントの必要性が軽減されます。}

^{強力な柔軟性: ソフトウェア構成を介して、さまざまな国の信号規格、さまざまな DTMF 周波数、またはユーザー定義のオーディオ信号に準拠するように適合させることができます。}

^{デジタル実装: デジタル フィルタリングとタイミング比較を利用し、アナログ コンポーネントの変動の影響を受けない安定したパフォーマンスを保証します。}

 

^{これは、コール プログレス トーン、DTMF ダイヤル、リモート コントロール信号、および同様のアプリケーションの検出を必要とする組み込み通信システムに最適です。}

 

 

 

^{IX. C-BUSインターフェイスのタイミング図}

 

 

^{通信信号と基本的な流れ}

^{CSN (チップセレクト): アクティブロー、通信トランザクションを開始します。}

^{SERIAL CLOCK (シリアル クロック): µC によって提供され、データ ビット送信の同期に使用されます。}

^{コマンド データ (コマンド データ): µC からチップに送信される命令またはデータ。クロックの立ち上がりエッジでチップによってサンプリングされます。}

^{REPLY DATA (返信データ): チップから µC に返されるステータスまたはデータ。クロックの立ち上がりエッジで µC によってサンプリングされます。}

 

コアパラメータ分析

 

^{このタイミング仕様は、チップと外部マイクロコントローラー (µC) 間の同期シリアル通信の重要なタイミング要件を定義し、信頼性の高いコマンドとデータの送信を保証します。すべてのタイミングは最小要件であり、単位はナノ秒 (ns) です。}

 

^{1.コマンドデータ送信タイミング（μC→チップ）}

^{µC は、シリアル クロック (SERIAL CLOCK) の立ち上がりエッジに対するコマンド データ (COMMAND DATA) のタイミング関係を厳密に制御する必要があります。}

 

^{コマンド データ セットアップ時間 (tCDS): クロックの立ち上がりエッジが到着する前に、コマンド データ ラインが有効な論理レベルで少なくとも 15.0 ns 安定している必要があります。}

 

^{コマンド データ ホールド時間 (tCDH): クロックの立ち上がりエッジが経過した後、コマンド データ ラインは少なくとも 25.0 ns の間安定状態を維持する必要があります。}